内存电压vdd和vddq多少合适

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一、台式电脑第二代跟第三代有什么区别台式电脑的二代、三代一般都是指内存，因为目前主流硬件中，只有内存才分二代、三代。第二代内存通常以DDR2为代表，而第三代内存通常以DDR3为代表。
DDR2与DDR3的区别：
1．万无一失的缺口
DDR2内存一侧有120个金手指（两侧有240个），缺口左侧有64个引脚，缺口右侧有56个引脚；
DDR3内存的金手指也是单面120个（双面240个），槽口左侧有72针，槽口右侧有48针。
2DDR内存颗粒为矩形
DDR2和DDR3内存颗粒为正方形，体积仅占DDR内存颗粒的三分之一左右
3工作电压不同
电压DDR2的电压为1.8V
DDR3的电压为1.5V<。br/>
4.其他参数
DDR2参数
DDR3
电压VDD/VDDQ<1.8V/1.8V(±0.1)<1.5V/1.5V(±0.075)
I/O接口SSTL_18数据传输速率（Mbps）400～800＜800～2000
标准容量256M～4G512M～8G
内存延迟（ns）10～2010～15
CL值3/4/5/65/6/7/8
预载设计（位）48
逻辑bank数量4/88/16
突发长度4/88
FBGA封装：FBGA
标准引脚240Pin：240Pin

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二、为什么DDR电源设计时需要VTT电源姓名：16020140096刘云月
摘要。
【简介】：对于供电电压，DDRSDRAM系统需要三个电源，即VDDQ、VTT和VREF
【嵌入式牛鼻】：虽然DDR内存不需要通过加倍时钟频率来加倍数据传输速率，避免印刷电路板设计和布局的复杂性，它需要更严格的直流调节、更高的电流电压和电源（VTT）以及对存储总线电压（VDD）的严格跟踪。引入新的串联端接逻辑(SSTL)拓扑是为了提高抗噪能力、增加电源抑制并使用较低的电源电压来降低功耗。
[内置问题]：JEDEC标准JESD8-9A（针对SSTL_2）定义了VDDQ、VTT和VERF以及驱动器/接收器规范，以满足VDDQ=2.5V（针对DDR1）噪声时的要求宽容。接下来我们看一下这个接口，以便更好地理解VREF和VTT的需求
【嵌入牛文】：
SSTL_2接口具有以下特点：
·DDR内存具有推挽式输出缓冲器，输入接收器是差分级，需要中点偏置VREF。因此，它需要一个能够提供和吸收电流的输入电压端子。
·在驱动芯片组的每个输出缓冲器和内存模块上相应的输入接收器之间，我们需要用电阻器封闭连接走线或接头。
VTT供电电流方向随着总线状态的变化而变化。因此，VTT电源必须汲取电流并吸收，如图4中的红色和蓝色箭头所示。
由于VTT电源必须汲取电流并吸收至1/2VDDQ，因此标准不间断电源开关电源不能用来让电源关断电流。另外，由于连接到VTT的每条数据线都具有低电阻，因此电源必须非常稳定。该电源上的任何噪声都会直接进入数据线。
VTT用于从DDR控制器IC获取电压，为数据总线提供电源，而地址总线并不直接施加到DDR器件上，而是施加到系统电源（VTT和终端电阻）内置于DDRCONTROLLER中），因此电路图中不需要额外的注释。其值通常设置为大约等于VREF的值（在VREF上下浮动0.04V），并随着VREF的变化而变化。DDR1SDRAM应用中存在用于地址总线控制信号和数据总线信号的终端电阻。需要使用没有任何噪声或电压变化的参考电压(VREF)作为DDRSDRAM输入接收器，并且VREF也等于1/2VDDQ。VREF的更改将影响内存配置和保留时间。
为了满足DDR要求并确保最佳性能，必须严格控制VTT和VREF的电压、温度和噪声容限，以跟踪1/2VDDQ。
当前电路中，VREF的电压是通过电阻电压除以得到的
首先解释一下图中的一些参数：
VDDM是IMX233中的电源管理模块引脚，用于向DDRSDRAM提供2.5V电压，VDD_DRAM和VDD_QDRAM理论电压值为2.5V；
SI2305是P通道效应管；ROTARYB是旋转编码器引脚。
首先解释一下图中的一些参数：
VDDM是IMX233中的电源管理模块引脚，用于向DDRSDRAM提供2.5V电压，理论电压值为VDD_QDRAM为2.5V；
SI2305为P沟道场效应管，ROTARYB为旋转编码器引脚。
DDR颗粒的接收端是一个差分放大器，发送端发送的信号为，只要高于Vref且高于某个阈值，接收端就会认为是1只要低于某个阈值，接收器就会认为它是0。我们知道DDR（电平转换）速度是非常快的。同时，一个控制器会挂太多的颗粒，导致总线上的电流（电荷）来不及放电和充电，在VOUT为高时，它吸收电流并在VOUT时补充电流为低；
以DDR2为例，当VOUT为高时，VOUT=1V8，VTT=0V9且。电流方向b呈上升趋势，当VOUT为0时，VTT=0V9，电流方向a呈上升趋势；
DDRVTT通用拓扑
电源VTT内部结构
其中VFB为电压反馈端，SW为电压输出端；
根据DDR拓扑图，当VOUT为低电平时，a方向电流呈递增趋势趋势中，电感L会产生暂时的反向电动势来抑制电流变化，导致VTT的供电变小，进而使VFB变小。上管导通抵消这个电流，直到流过电感的电流等于新的电流
当VOUT为高电平时，由于b方向的电流呈增加趋势，电感L会产生暂时的反向电动势；力抑制电流变化，导致VTT的供电变大。这又导致VFB变大，上管关闭，下管导通，吸收电流；